搶攻 5 奈米製程節點,台積電先進製程掌握效能與功耗提升

搶攻 5 奈米製程節點,台積電先進製程掌握效能與功耗提升 https://finance.technews.tw/2018/05/09/tsmc-5nm-hin-power-and-performance-gains/晶圓代工龍頭台積電,日前在美國加州聖荷西所舉行的年度技術研討會上,除了宣布將推出晶圓堆疊(WoW)的生產技術,以及多項新型晶圓封裝技術之外,也在先進製程的進展上說明各項發展。其中包括 7 奈米(7FF)製程將在 2018 年量產,而將用 EUV 及紫外光技術的 7 奈米強化版(7FF+)也將在 2019 年初量產。甚至,更先進的 5 奈米(5FF)製程也將在 2020 年正式生產,而該製成節點也將會是台積電第 2 個採用 EUV 技術的製程節點。根據台積電的說法指出,2018 年量產的 7 奈米製程,在年底前有 50 個以上的設計定案 (tap out),其中包含了 CPU、GPU、AI 加速晶片、加密貨幣 ASIC 晶片、網路晶片、遊戲機晶片、5G 通訊晶片、以及車用 IC 等等產品。而 7 奈米製程與兩世代之前的 16 奈米(16FF+)製程相較,能提供 30% 的效能提升,降低 65% 耗能,閘極密度則能提高 70% 以上。至於,將製程提升到採用 EUV 技術的 7 奈米強化版(7FF+)製程節點時,則能將閘極密度再提升 20%、功耗再降 10%,不過,在效能上顯然沒有完全的提升。原因是這新節點製程還不是完全的步驟,而且這些進展都還需要使用新的標準單元 (standard cells) 來完成。目前,台積電已經將 7 奈米強化版節點基礎 IP 進行矽驗證。但是,其中的部分關鍵功能區塊還是要等到 2018 年底,或是到 2019 年初才能達到完成階段,包括 28-112G serdes、嵌入式 FPGA、HBM2 與 DDR 5 介面。而在到更先進的 5 奈米製程節點部分,台積電表示,預計將在 2019 上半年展開風險試產,並且以手機與高性能運算晶片應用為主要對象。台積電進一步強調,相較於不採用 EUV 技術的 7 奈米製程來說,5 奈米製程的閘極密度號稱可提高達 1.8 倍,功耗預期降低 20%、效能則是約增加 15%。而未來如果採用極低閾值電壓 (ELTV) 技術,在效能提升方面有可能達到 25% 的水準。不過,當前台積電並未提供 ELTV 技術的細節。而就以上台積電的說明可以看出,台積電在接下來的先進製程接點上,包括 7 奈米加強版及 5 奈米製程都將導入 EUV 技術,才有可能達到產品的品質與生產目標。因此,在台積電投資超過新台幣 7,000 億元於南科設立的晶圓 18 廠廠區中,將會大量的導入 EUV 設備。不過,對此台積電也坦承,目前他們的 EUV 光源的平均每日功率水準僅為 145 W,不足以用於商業用途。而藉由某些工具的輔助,可使得 EUV 的功率提升至 250W,而台積電的目標則是在 2019 年能將 EUV 的功率提升到能進行大量生產的 300W 水準。(首圖來源:科技新報攝) 公告 [站內活動] 看文章抽寫真集 TAGS 台積電 晶圓代工

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